Testen van chips voor onder andere computers kost steeds meer tijd en geld. Ir. Jeroen Geuzebroek ontwikkelde een nieuwe methode die Philips inmiddels wereldwijd toepast in chipstesters.
Delen
Elektrotechnicus Jeroen Geuzebroek promoveert pas aanstaande maandag, maar zijn proefschrift ‘Test point insertion to improve bist performance and to reduce ATPG test time and data volume’ is in de chipindustrie al een groot succes. Geuzebroeks methode % geïmplementeerd als onderdeel van het Delfts advanced test generation systems % wordt inmiddels wereldwijd door Philips gebruikt in logische test tools.
Voordat chips de fabriek verlaten wordt getest of combinaties van ingangssignalen wel tot de gewenste uitgangssignalen leiden, zodat eventuele defecte chips kunnen worden gevonden. Door de toenemende rekencapaciteit en complexiteit van chips, kosten deze tests steeds meer tijd en geld.
Geuzebroek: ,,De testsets die nodig zijn voor het testen van chips worden steeds groter. Soms loopt dit op tot miljarden enen en nullen per chip. Dit resulteert in grotere benodigde geheugencapaciteit van testers en langere testtijden.”
Een bekende methode om testtijden te verkorten is het inbouwen van tests op de chip zelf, de zogenaamde Built-in self-test (Bist). Deze generen een lange reeks willekeurige ingangssignalen. Nadeel hiervan is dat bij moeilijk testbare circuits de foutdekking (het percentage fouten dat gevonden wordt) een stuk lager is dan bij tests door externe apparatuur. Sommige fouten kunnen namelijk alleen ontdekt worden bij een uniek ingangssignaal van enen en nullen.
Geuzebroek voegde nieuwe testpunten toe om dit probleem te verbeteren. Deze testpunten bestaan uit extra in- en uitgangen en geheugenelementen die speciaal gericht zijn op het vinden van de moeilijkst detecteerbare fouten. De foutdekking wordt hiermee met ongeveer vijftig procent verbeterd. Ook de grootte van de testsets voor het testen met behulp van externe testers % en daarmee de tijd van het testen % wordt aanzienlijk gereduceerd, oplopend tot zeventig procent voor de moeilijkst testbare circuits.
Elektrotechnicus Jeroen Geuzebroek promoveert pas aanstaande maandag, maar zijn proefschrift ‘Test point insertion to improve bist performance and to reduce ATPG test time and data volume’ is in de chipindustrie al een groot succes. Geuzebroeks methode % geïmplementeerd als onderdeel van het Delfts advanced test generation systems % wordt inmiddels wereldwijd door Philips gebruikt in logische test tools.
Voordat chips de fabriek verlaten wordt getest of combinaties van ingangssignalen wel tot de gewenste uitgangssignalen leiden, zodat eventuele defecte chips kunnen worden gevonden. Door de toenemende rekencapaciteit en complexiteit van chips, kosten deze tests steeds meer tijd en geld.
Geuzebroek: ,,De testsets die nodig zijn voor het testen van chips worden steeds groter. Soms loopt dit op tot miljarden enen en nullen per chip. Dit resulteert in grotere benodigde geheugencapaciteit van testers en langere testtijden.”
Een bekende methode om testtijden te verkorten is het inbouwen van tests op de chip zelf, de zogenaamde Built-in self-test (Bist). Deze generen een lange reeks willekeurige ingangssignalen. Nadeel hiervan is dat bij moeilijk testbare circuits de foutdekking (het percentage fouten dat gevonden wordt) een stuk lager is dan bij tests door externe apparatuur. Sommige fouten kunnen namelijk alleen ontdekt worden bij een uniek ingangssignaal van enen en nullen.
Geuzebroek voegde nieuwe testpunten toe om dit probleem te verbeteren. Deze testpunten bestaan uit extra in- en uitgangen en geheugenelementen die speciaal gericht zijn op het vinden van de moeilijkst detecteerbare fouten. De foutdekking wordt hiermee met ongeveer vijftig procent verbeterd. Ook de grootte van de testsets voor het testen met behulp van externe testers % en daarmee de tijd van het testen % wordt aanzienlijk gereduceerd, oplopend tot zeventig procent voor de moeilijkst testbare circuits.
Comments are closed.